CPU制程？在硬件领域，这个词历来就非常敏感。CPU制程技术的每一次更新都会引起大家关注，现在的晶体管结构所带来的技术瓶颈已经越来越明显，新的技术革新必须跟上。在2009年，Intel和IBM这两大制程技术领导者都在不同的场合对CPU制程技术进行了公开展示，国外的一些资深网站也挖掘了不少相关内幕信息，那么在制程技术发展的这条漫漫之路上，我们不禁要问：敢问路在何方？
制程的历史与演进 CPU制程技术发展到今天，其尺寸已经从1971年Intel发布的4004 CPU时的10μm进化到了今天的32nm级别，Intel公司最新推出的新款处理器—代号Westmere的32nm制程处理器(见图1)就是目前顶尖制程工艺的代表。台积电也计划于年内推出其28nm制程工艺，另外一家主要的芯片制造厂商GlobalFoundries公司则计划于年内推出基于SOI的32nm制程工艺和基于体硅的28nm制程工艺。
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您所在的用户组无法下载或查看附件图1：45nm制程和32nm制程 不过，从早期的Intel 486时代发展到目前的Westmere，各家厂商制造CPU的制程基本都是基于传统的平面型晶体管结构，熟悉 MOSFET结构的爱好者都知道，所谓的平面型晶体管，指的是MOSFET的漏极、源极、栅极、沟道以及基体结构的横断面位于同一平面上的晶体管结构，如图2所示：
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您所在的用户组无法下载或查看附件图2 需要说明的是，即便是传统的平面型晶体管技术，业界也存在两种不同的流派，上图中左侧的称为传统的体硅技术(Bulk SI)，而右侧的则是相对较新的绝缘层覆硅(SOI)技术，两者的区别在于后者在硅基体顶部增加了一层埋入式氧化物(BOX)层，而BOX上则覆有一层相对较薄的硅层。Intel是体硅技术的坚定支持者，而IBM/AMD则是SOI技术的绝对守护者。
尽管历经了数十年风雨的平面型晶体管制造技术发展至今已经相当的成熟，对各家厂商而言也是最经济的制造技术，但随着晶体管关键尺寸的不断缩小，平面型晶体管技术的瓶颈现象越来越严重。那么是在现有的部分耗尽型平面晶体管(为了行文方便，下文如不作特别说明均用传统平面型晶体管表示部分耗尽型平面晶体管)技术上进行新技术研究还是抛弃现在的传统平面型晶体管以求创新呢？下面我们就以这两个方向作分别阐述。
延续现有晶体管架构应变硅与HKMG——延续传统平面型晶体管的希望 在过去的几十年中，为了延续传统平面型晶体管制造技术的寿命，弥补关键尺寸缩小给传统平面型晶体管带来的负面效应，以Intel、台积电、AMD(也就是现在的GlobalFoundries)为代表的制造厂商已经开发出了很多能够改善传统平面型晶体管性能的技术，这些技术中，已经投入商用的技术尤以面向改善沟道性能的应变硅技术和改善栅极性能的HKMG(High-K栅氧化物层+金属栅极，此后简称HKMG)技术为代表，自从Intel在90nm制程的Pentium 4处理器上首次启用应变硅技术之后，这两种主要的辅助技术便成了各家厂商开发制程技术的两大热点，各家厂商均先后在自家制程工艺中加入了类似的技术，Intel和AMD包括台积电都在90～32nm的演进过程中采用了应变硅技术和HKMG技术，尽管他们的具体实现手法不同。为了读者能够更好的理解本文，下面我们就对这两种技术进行简单的介绍。
a.应变硅技术
注意图3中的“启用eSiGe(嵌入式硅锗)材料”，指的便是专门用于改善传统平面型晶体管管沟道性能的应变硅技术中的一种，应变硅技术的实质是改善沟道中空穴/电子流动的速度。
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您所在的用户组无法下载或查看附件图3 eSiGe技术主要面向PMOS管，其原理是在PMOS管的漏源区外延生长一层晶格常数(即晶格原子之间的距离)比PMOS沟道中硅材料的晶格常数更大的SiGe层，以此来生成对PMOS管沟道压缩应力的技术，其原理如图3所示。根据研究，当向PMOS管沟道施加纵向(即栅极宽度方向)的压缩应力时，可以大大改善沟道的载流子移动性，提升效率。
PMOS是指N型衬底、P沟道，靠空穴的流动运送电流的MOS管，全称为P-channel Metal Oxide Semiconductor FET；NMOS是指P型衬底，N沟道，依靠电子的流动来运行电流的MOS管。全称为N-channel Metal Oxide Semiconductor FET。
b.HKMG技术
HKMG是以High-K绝缘层替代传统的SiO２氧化层，并以金属材料栅极替换旧有的硅材料栅极的一项技术，这项技术主要有助于晶体管开关速度的提升，并可减小栅极的漏电流。我们可以看到，Intel、AMD和台积电都在自己的制程工艺规划中加入了HKMG技术，说明这项技术得到了三巨头的普遍认可。图4是Intel 45nm制程NMOS管的HKMG结构实物图：因为篇幅有限再加上这两个技术点非常复杂，这里就不对应变硅和HKMG进行展开描述了。
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您所在的用户组无法下载或查看附件图4 看到这里可能你会问，应变硅和HKMG技术不就可以让传统平面型晶体管一直延续下去了吗？非也，当制程下降到15nm以下后，传统平面型晶体管本身的技术壁垒将成为很难逾越的大山，除非在这段时间内又有新的“奇兵”技术出现。
传统平面型晶体管技术的瓶颈 尽管应变硅和HKMG技术曾经相当有效，而且在过去的一段时间里也起到了成功延续传统平面型晶体管寿命的重要作用，但以栅极宽度为代表的关键尺寸的不断减小所带来的负面效应已经越来越明显。
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您所在的用户组无法下载或查看附件图5 首先，当栅极宽度减小到一定程度后，如图5所示，沟道的宽度(图中的L)也必然随之缩小，此时由于源、漏极区覆盖的耗尽层宽度(图中的XdS和XdD)在整个沟道中所占的比重增大，与沟道耗尽层重合程度也越来越大，这便会导致所谓的短沟道效应(SCE)。
什么是短沟道效应？ 随着MOSFET沟道长度不断缩短，使得MOSFET出现了一系列在长沟道模型中得不到反映的现象，而这些原来可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象的统称即为短沟道效应。短沟道效应的坏处多多，首先是容易造成栅极门限电压Vt的上升，使管子的功耗增加；其次是可造成热载流子效应，影响器件寿命，另外还有可能造成管子无法关断，沟道中载流子迁移率下降等问题。
为了控制短沟道效应，人们不得不向沟道中掺杂磷、硼等杂质元素，这便导致用于控制管子开关的门限电压Vt的上升，同时还会降低沟道中空穴/电子流动的速度，造成管子速度的下降。而且用来向沟道中掺杂杂质的离子注入工艺也存在很难控制的问题，很容易造成管子门限电压过大等不良结果。其次，传统的SiGe PMOS应变硅技术也开始面临瓶颈，以Intel为例，截至目前为止，其应变硅技术在32nm制程节点中已经发展到了第4代。在Intel的第4代应变硅技术中，PMOS管漏源区内的eSiGe层掺杂的Ge元素比例也已经达到了40%的水平。很难再为沟道提供更高级别的应变。第三，栅极氧化物的厚度方面也将出现发展瓶颈问题。仍以Intel为例，其HKMG技术在32nm制程节点中已经发展到了第二代，其第二代HKMG技术中High-K绝缘层的厚度已经被减小到0.9nm的水平。
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您所在的用户组无法下载或查看附件图6：图中下方Vt线为门限电压，上方两根线为管子饱和电流
和输入电流，制程越发展，工艺控制越困难。 IBM研发中心的高管Bruce Doris表示，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐。而Intel公司负责制程技术的经理Mark Bohr也表示，Intel对现有结构的部分耗尽式平面型晶体管技术能否继续沿用到15nm制程节点感到“非常悲观”。
最后，其它一些传统平面型晶体管所面临的问题也将越来越难解决。工作电压的不断升高，使芯片的功耗控制变得越来越困难；而且关键尺寸的缩小还会导致漏/源极电阻的不断增大。
突破传统平面型晶体管技术瓶颈的思路和方向 目前占主流地位的思路是放弃传统的平面型晶体管技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区—这便是所谓的全耗尽型(Fully Depleted：FD)晶体管，而传统的平面型晶体管则属于部分耗尽型(Partialiy Depleted：PD)晶体管，两者之间的区别如图7所示：
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您所在的用户组无法下载或查看附件图7：中性层消失后，沟道厚度降低，进一步抑制短沟道效应，
漏电流大大降低，同时还具有具有载流子迁移率增大，
电流驱动能力提高的优势，这都为进一步降低功耗打下了扎实的基础。 不过，要制造出全耗尽型晶体管，要求沟道所处的硅层厚度极薄，这样才有可能形成全耗尽式的结构。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构，即便对新兴的SOI工艺而言，沟道硅层的厚度也很难控制在较薄的水平。另外一种相对较新的思路则是在晶体管的平面型工艺技术不作太大变化的条件下，转而开发全新的晶体管材料。
不论是以上哪一种方式，都要求芯片制造商转而寻求其它的晶体管结构形式或制造材料，而这也意味着业界未来一段时间内的研发重心将从应变硅和HKMG等技术转向新型晶体管结构和新材料的研制方面。
Gartner的分析师Dean Freeman为此表示，目前半导体业界所面临的情况与1980年代非常类似，当时业界为了摆脱面临的发展瓶颈，开始逐步采用CMOS技术来制造内存和逻辑芯片，从而开创了半导体业界的新纪元。
放弃传统平面型晶体管技术 围绕如何实现全耗尽型晶体管和开发新型晶体管材料这两个中心思想，以Intel/IBM为首的CPU制造厂商发展出了三种解决方案，分别是转向立体型晶体管结构，转向全耗尽型ETSOI(FD-ETSOI)技术以及转向III-V族技术，以下我们便为大家一一介绍这三种方案。
解决方案一：转向立体型晶体管结构a.什么是立体型晶体管
立体型晶体管结构(有的材料中也称为垂直型晶体管)指的是管子的漏/源极和栅极的横截面并不位于同一平面内的技术，Intel的三门晶体管(Tri-gate)技术，以及IBM/AMD的Finfet技术均属立体型晶体管结构一类。其中Intel的三门晶体管技术尽管名字里面不含Finfet字样，但其实质仍属Finfet结构，只不过由于Intel采用的是三栅极配置的Finfet，而IBM/AMD准备的是使用双栅极配置的Finfet技术，因此为了区别于对手，同时又显示出自家技术的特色，因此便造成了两家立体结构晶体管技术命名上的区别。
图8、图9是Intel公司三门晶体管结构的原理图，栅极纵剖图以及实物放大图片：
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IBM/AMD公司的FinFET结构则与Intel的三门结构大同小异，只不过栅极数量改为2，而且是基于SOI结构而已，其FinFET结构的纵剖图如图10。
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您所在的用户组无法下载或查看附件图10：注意栅极数量与Intel三门结构的区别，
以及沟道底部SOI BOX结构与体硅结构中硅基体的区别。 转向立体型晶体管结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此可以采取蚀刻等方式制作出厚度极薄的高质量全耗尽型沟道，这样传统平面型晶体管所面临的许多问题均可迎刃而解。不过，从传统平面型与立体型晶体管的构造对比我们便可以看出，立体型晶体管所用的制造工艺与传统的平面型晶体管存在较大的差别，制造工艺的复杂程度也比后者高出许多，因此尽管有关的技术多年前便已经被提出，但要想在短时间内转向立体型晶体管技术难度是非常大的，各家在采用这种新技术之前也总是小心翼翼。接下来我们来了解一下Intel/AMD方面转向立体型结构的计划。
按Intel的脾气，他们一向对在延续平面型晶体管技术寿命方面较有优势的SOI工艺保持抗拒的态度。不过最近他们的口风不再一贯式的强硬，Intel的制程技术经理Mark Bohr表示：“我们要找的是一种性价比最高的方案，不管是SOI或者其它的什么技术，只要某种技术能够带来额外的性能提升或较低的功耗，那么我们就会采用这些技术。”而Intel前技术经理Scott Thompson预计Intel最终会选择采用三门结构晶体管制程工艺，而其它的厂商则会因为FinFET结构的制程工艺复杂性而对FinFET望而却步。
b.Intel何时转向三门技术
据Intel表示，在32nm制程的下一代22nm制程产品中，他们仍将继续采用传统基于体硅的平面型晶体管结构(此前曾有传言称 Intel会在22nm制程中转向立体结构的三门晶体管技术)，他们计划于2011年年底正式推出22nm制程技术。而在2009年9月，Intel已经展示过一款采用22nm制程技术制造的SRAM芯片，这种芯片的存储密度为364Mb/inch2，内含29亿个晶体管，并且采用了Intel第三代Gate-last HKMG制程技术，栅极绝缘层和金属栅极的主要部分在制造工序的最后几个工步制造成型，避开前面的高温退火工步(45/32nm中使用的前代技术则只有金属栅极才在最后几个工步制造成型)。
至于15nm制程节点，Intel目前则正在考虑要采用哪些新的制程技术以满足要求，Intel的制程技术经理Mark Bohr表示：“全耗尽技术对降低芯片的功耗非常有效。” Intel目前正在考虑除此之外的多种可行性方案，比如是转向三门晶体管技术或者是转向全耗尽+平面型晶体管技术等等。Intel预计会在今年年中就15nm制程节点将采用哪一种新技术做出最后的决定。
c.IBM/AMD何时转向新技术
相比之下，IBM阵营方面则与Intel稍有不同，由于采用较为独特的SOI技术，加上最近他们在超薄ETSOI开发方面取得了一些进展，因此在延续平面型晶体管寿命方面具备一些得天独厚的优势。不过，出于行文流畅方面的考虑，我们准备将有关FD-ETSOI的说明放到文章的下一节阐述。这里我们可以先明确的一点是，IBM/AMD公司已经开始考虑要在22nm/15nm制程节点开始使用全耗尽型SOI技术(FD-ETSOI)，不过FD-ETSOI的下一步(15nm或更高规格制程)，则仍然会转向基于Finfet的立体型晶体管结构。
据AMD公司的CPU代工生产商GlobalFoundries公司的高管Pellerin表示：“在ETSOI技术发展的下一步很可能会开始启用FinFET立体型晶体管结构，两者的关系就像我们从PD-SOI过渡到FD-E TSOI那样。我看不出来ETSOI和FinFET两种技术之间存在什么矛盾之处，而且采用平面型结构ETSOI技术所能达到的晶体管密度总会出现发展瓶颈，而FinFET则可以解决这种问题。”
